Загрузка контроллера памяти что это

Контроллер памяти — Memory controller

Контроллер памяти — это цифровая схема, которая управляет потоком данных, поступающих в и из основной памяти компьютера. Контроллер памяти может быть отдельной микросхемой или интегрирован в другую микросхему, например, размещаться на том же кристалле или как неотъемлемая часть микропроцессора ; в последнем случае его обычно называют интегрированным контроллером памяти (IMC). Контроллер памяти иногда также называют контроллером микросхемы памяти (MCC) или блоком контроллера памяти (MCU).

Распространенной формой контроллера памяти является блок управления памятью (MMU), который во многих операционных системах, таких как Unix, реализует виртуальную адресацию.

• 1 История
• 2 Цель
• 3 Безопасность
• 4 Варианты
  • 4.1 Память с удвоенной скоростью передачи данных
  • 4.2 Двухканальная память
  • 4.3 Полностью буферизованная память
  • 4.4 Контроллер флэш-памяти

  История

  Большинство современных микропроцессоров настольных ПК или рабочих станций используют интегрированный контроллер памяти (IMC), включая микропроцессоры от Intel, AMD и другие построенные на архитектуре ARM.

  До K8 (около 2003 г.) микропроцессоры AMD имели контроллер памяти, встроенный в северный мост материнской платы. В K8 и более поздних версиях AMD использовала встроенный контроллер памяти. Точно так же до Nehalem (примерно 2008 г.) в микропроцессорах Intel использовались контроллеры памяти, реализованные на северном мосту материнской платы. Nehalem и позже перешли на интегрированный контроллер памяти.

  Другие примеры микропроцессоров, которые используют интегрированные контроллеры памяти, включают IBM POWER5 и Sun Microsystems UltraSPARC T1.

  Хотя встроенный контроллер памяти может повысить производительность системы, например, за счет уменьшения задержки памяти, он блокирует микропроцессор для определенный тип (или типы) памяти, требующий изменения конструкции для поддержки новых технологий памяти. Когда была представлена ​​DDR2 SDRAM, AMD выпустила новые процессоры Athlon 64. Эти новые модели с контроллером DDR2 используют другой физический разъем (известный как Socket AM2 ), поэтому они подходят только для материнских плат, предназначенных для нового типа оперативной памяти. Когда контроллер памяти не установлен на кристалле, тот же ЦП может быть установлен на новой материнской плате с обновленным северным мостом.

  . Некоторые микропроцессоры 1990-х годов, такие как DEC Alpha 21066 и HP PA-7300LC, имел встроенные контроллеры памяти; однако это было реализовано не для повышения производительности, а для снижения стоимости систем за счет устранения необходимости во внешнем контроллере памяти.

  В некоторых процессорах контроллеры памяти предназначены для использования в качестве выделенных внешних компонентов, которые не являются частью набора микросхем. Примером может служить IBM POWER8, в котором используются внешние микросхемы Centaur, которые монтируются на модули DIMM и действуют как буферы памяти, микросхемы кэша L4, и как фактические контроллеры памяти. Первая версия чипа Centaur использовала память DDR3, но позже была выпущена обновленная версия, которая может использовать DDR4.

  Цель

  Контроллеры памяти содержат логику, необходимую для чтения и записи в DRAM и для «обновления» DRAM. Без постоянных обновлений DRAM потеряет записанные в него данные, поскольку конденсаторы теряют свой заряд за доли секунды (не более 64 миллисекунд согласно JEDEC стандарты).

  Чтение и запись в DRAM выполняется путем выбора адресов строк и столбцов DRAM в качестве входов в схему мультиплексора, где демультиплексор в DRAM использует преобразованные входные данные для выбора правильного места в памяти и возврата данных, которые затем передаются обратно через мультиплексор для консолидации данных, чтобы уменьшить требуемую ширину шины для операции.

  Ширина шины — это количество параллельных линий, доступных для связи с ячейкой памяти. Ширина шины контроллеров памяти варьируется от 8-бит в более ранних системах до 512-бит в более сложных системах и видеокартах (обычно реализованных как четыре 64-битных одновременно работающих контроллера памяти параллельно, хотя некоторые из них предназначены для работы в «групповом режиме», когда два 64-битных контроллера памяти могут использоваться для доступа к 128-битному устройству памяти).

  Некоторые контроллеры памяти, такие как тот, который интегрирован в процессоры PowerQUICC II, включают оборудование для обнаружения и исправления ошибок.

  Безопасность

  Несколько экспериментальных контроллеров памяти (в основном нацеленных на рынок серверов, где защита данных требуется по закону) содержат второй уровень трансляции адресов в дополнение к первому уровню трансляции адресов, выполняемой блоком управления памятью ЦП .

  Контроллеры памяти, интегрированные в некоторые процессоры Intel Core, также обеспечивают скремблирование памяти как функцию, которая превращает пользовательские данные, записанные в основную память, в псевдослучайные шаблоны.

  Память Скремблирование (в теории криптографии) должно предотвращать криминалистический и обратный инжиниринговый анализ на основе остаточных данных DRAM путем эффективного рендеринга различных типов холодной загрузки атаки неэффективны. В текущей практике этого добиться не удалось.

  Однако скремблирование памяти было разработано только для решения электрических проблем, связанных с DRAM. Стандарты скремблирования памяти конца 2010-х годов не устраняют и не предотвращают проблемы или проблемы безопасности. Стандарты скремблирования памяти 2010-х годов не являются криптографически безопасными, не обязательно имеют открытый исходный код или открыты для публичного пересмотра или анализа.

  ASUS и Intel имеют свои собственные стандарты скремблирования памяти. В настоящее время материнские платы ASUS позволяют пользователю выбирать, какие стандарты скремблирования памяти использовать [ASUS или Intel], или полностью отключить эту функцию.

  Варианты

  Память с удвоенной скоростью передачи

  Контроллеры памяти с удвоенной скоростью передачи (DDR) используются для управления DDR SDRAM, где данные передаются на обоих нарастание и спад тактовой частоты системной памяти. Контроллеры памяти DDR значительно сложнее по сравнению с контроллерами с одной скоростью передачи данных, но они позволяют передавать вдвое больше данных без увеличения тактовой частоты ячейки памяти или ширины шины.

  Двухканальная память

  Двухканальная контроллеры памяти — это контроллеры памяти, в которых устройства DRAM разделены на две разные шины, чтобы контроллер (-ы) памяти мог обращаться к ним параллельно. Это удваивает теоретическую пропускную способность шины. Теоретически можно построить больше каналов (идеальным решением будет канал для каждой ячейки DRAM), но из-за количества проводов, емкости линии и необходимости в параллельных линиях доступа одинаковой длины, больше каналы добавить очень сложно.

  Память с полной буферизацией

  Системы с полной буферизацией памяти размещают буферное устройство памяти на каждом модуле памяти (называемом FB-DIMM, когда ОЗУ с полной буферизацией используется), которые, в отличие от традиционных устройств контроллера памяти, используют последовательный канал передачи данных к контроллеру памяти вместо параллельного канала, который использовался в предыдущих проектах RAM. Это уменьшает количество проводов, необходимых для размещения устройств памяти на материнской плате (что позволяет использовать меньшее количество слоев, что означает, что на одной плате может быть размещено больше устройств памяти) за счет увеличения задержки (времени необходимо для доступа к ячейке памяти). Это увеличение связано со временем, необходимым для преобразования параллельной информации, считанной из ячейки DRAM, в последовательный формат, используемый контроллером FB-DIMM, и обратно в параллельную форму в контроллере памяти на материнской плате.

  Теоретически буферное устройство памяти FB-DIMM может быть построено для доступа к любым ячейкам DRAM, что позволяет проектировать независимый от ячеек памяти контроллер памяти, но это не было продемонстрировано, поскольку технология находится в зачаточном состоянии.

  Контроллер флэш-памяти

  Многие устройства флэш-памяти, такие как карты памяти USB, включают в себя контроллер флэш-памяти на микросхеме. Доступ к флеш-памяти по своей природе медленнее, чем к ОЗУ, и она часто становится непригодной для использования после нескольких миллионов циклов записи, что обычно делает ее непригодной для приложений с ОЗУ.

  См. Также

  • Очистка памяти
  • MMU
  • Блок генерации адресов
  • Многоканальная архитектура памяти

  Ссылки

  Внешние ссылки

  • Infineon / Kingston ( от производителя памяти). Технический документ о двухканальной памяти DDR — объясняет, как использовать двухканальные контроллеры памяти.
  • Введение в контроллер памяти

  Контроллер памяти: структура и синхронизация

  Данная статья посвящена контроллеру памяти. Здесь описана структура, его предназначение и то, как частота контроллера памяти влияет на подсистему памяти. Я старался писать простым языком, так, чтобы каждый понял, о чем идёт речь

  12 августа 2021, четверг 00:41
  VladPhenom [ ] для раздела Блоги

  реклама

  Введение

  Много ли вы слышали о контроллере памяти? Возможно, вы когда-то пытались найти информацию о контроллере памяти, но толком ничего не находили. Даже в книгах, к сожалению, есть только небольшие упоминания. Получается, что все знают про то, что контроллер памяти существуют, но никто не имеет представление, что это такое (именно на таких читателей рассчитана данная статья). Мне повезло наткнуться на статьи инженеров, которые решают проблемы проектирования и синхронизации контроллеров памяти в своих проектах. Эту информацию мы используем, чтобы понять, как устроен и как работает КП на высоком уровне.

  Для самых маленьких

  Процессору необходимо обращаться в память, как для получения инструкций, так и для данных, требуемых при исполнении инструкций. В качестве памяти может служить и основная оперативная память. Здесь появляется контроллер памяти, обрабатывающий запросы процессора. В общем-то о его предназначении вы узнаете, если прочитаете статью полностью.

  Как устроена память

  реклама

  Во-первых, разберёмся с тем, как устроена память в принципе. Вы наверняка знаете, что у плашки оперативной памяти есть чипы памяти. Характеристика «плотность чипов» как раз обозначает объём в чипе памяти. Всё просто. Если есть чипы, емкость которых по 8 гигабит каждая (по одному гигабайту каждая), то 8 таких в сумме дадут 8 гигабайт (64 гигабит), поэтому мы и скажем, что это плашка на 8гб. Сам чип состоит из нескольких банок, а в свою очередь банки состоят из совокупности ячеек. Объём всех ячеек в чипе памяти одинаковый, причем ячейка по объёму не обязательно равна одному биту.

  В современной памяти применяется матричная организация, то есть ячейки представлены в виде матрицы со столбцами и строками. Для обращения к памяти нужно задать адрес, чтобы память поняла, в какой её области мы хотим получить данные (или записать). Также требуется управляющий сигнал, чтобы выбрать, считывать мы будем или записывать и, естественно должны быть управляющие сигналы для выбора чипа, банка, страницы, отдельного слова. Управляющими сигналами мы выбираем все выше перечисленное, ведь когда банков несколько, то нужно выбрать конкретный банк и т.д, а по адресным линиям передаем адрес слова (или столбца, а затем строки последовательно) внутри банка. В случае матричной организации ячеек требуются сигналы RAS и CAS, где первый для выбора строки, а второй для выбора столбца. Когда задан сигнал RAS, должна происходить передача адреса строки. Аналогично, когда задан сигнал CAS, должна происходить передача адреса столбца. В такой реализации адресных линий будет меньше, так как адрес короче, зато нужно два цикла адресации, то есть на первом цикле выбрать строку матрицы, а на втором — столбец матрицы. Некоторые ошибочно полагают, что матрица обязательно должна быть квадратной, но это не так. Ниже приложен рисунок чипов памяти одного объема, но с разной реализацией

  

  реклама

  Группа A линий нужны для задания адреса (здесь мы посылаем 12-битный адрес)
  D — для данных (здесь выводится 16 или 4 бит данных)
  RAS — для строки
  CAS — для столбца
  банки — для банков (тут 4 банка. По двум линиям мы передаем два бита информации. Если подаем 00, то выбирается первый банк, 01 — второй, 10 — третий, 11 — четвертый)
  CS (Chip Select) — для чипа (так как чипов на плашке памяти несколько. Обращение происходит к тому чипу, у какого задан сигнал CS)
  WE (Write Enable) — для выбора записи или чтения (0 — чтение, 1 — запись)
  OE (Output Enbale) — для разрешения вывода данных.

  Важно сказать, что в реальности данные и адреса не направлены в разные стороны. Это единая шина, у которой линии разделены соответственно на информационные (D) и адресные (A) линии. А могут быть не разделены, если применяется мультипелксная шина. В такой реализации и адреса, и данные передаются по одним и тем же линиям последовательно. Это может решить проблему расфазировки шины (когда данные приходят быстрее адреса), но мультиплекс будет медленнее. Помимо всего прочего в статье И.А Петрова упоминается DDR4 3DS, использующая стеки чипов (друг на друга кладутся), которые взаимодействуют через связь сквозь кремний (through silicon via, TSV). Один такой чип в стеке называется логическим ранком. Логической страницей называется матрица внутри банка.

  Механизм интерливинга и конвейерная шина памяти

  Теперь разбираемся с механизмом интерливинга. Из статьи И.А Петрова: «В каждом логическом банке (размером от 256 Мбайт до 2 Гбайт) можно одновременно задействовать лишь одну страницу памяти (8 Кбайт). Переход к другой странице в рамках одного логического банка возможен через 45–50 нс». Далее написано, что механизм интерливинга, то есть перемешивание страниц памяти, находящихся в других банках памяти, избавляет от этой проблемы. Сначала непонятно каким образом, но это действительно так. Оказывается, банки для того и были введены, чтобы осуществлять несколько параллельных запросов к ним. Это так называемая конвейерная архитектура шины памяти. Если вы знакомы с конвейерной архитектурой ядер процессора, тогда вы примерно понимаете насколько круто, что у памяти такая тоже есть.

  

  реклама

  Здесь CK — это линия, по которой идут импульсы от тактового генератора с определенной частотой. Можно сказать, что шина работает на частоте CK или синхронизируется по CK. Как мы видим, циклом шины является период от фронта (переход от логического 0 к 1, поднятие по импульсу) синхросигнала до фронта следующего синхросигнала. Группа управляющих линий обозначена CMD, адресных — ADDR, а информационных — DATA.

  Запрос к памяти состоит из трёх этапов:
  1) Открытие строки для подготовки к обращениям (ACT).
  2) Обращение к отдельным словам строки или к нескольким словам при использовании пакетного режима (длина пакета фиксирована).
  3) Закрытие строки (PRECHARGE) и подготовка к следующей активизации.

  В нашем примере важно, чтобы фаза активизации (ACT) предшествовала фазе READ (или WRITE) на 2 цикла (обязательно смотрите на рисунок). Также известно, что данные готовы на следующем цикле после фазы READ (WRITE), а PRECHARGE происходит минимум на два цикла позже фазы READ (WRITE). Данные обязательные условия называются протоколом. Все операции занимают определенное число циклов шины, поэтому известно, когда получать данные, когда открывать и закрывать строку. Конвейерный режим нужен, чтобы исключить простои. Ещё раз смотрите на рисунок: без конвейерного режима на цикле 1 образовался бы пустой цикл. Вместо простоя происходит активизация строки из другого банка. Преимущества очевидны.

  Структура контроллера памяти

  

  реклама

  Это КП планировшегося Эльбруса 16CB. В контроллерах памяти есть буферы записи и чтения (в нашем примере этот буфер расположен за пределами КП). Когда КП получает данные от основной ОЗУ, данные сначала помещаются в буфер чтения. Аналогично с записью: данные от ядер поступают в буфер записи. Буферы выступают в роли промежуточной памяти для хранения, так как удобно получать данные большего объёма. Ведь ядру, которому понадобились данные по адресу A, с большой вероятностью понадобятся данные по адресу A+1. Это так называемый принцип локальности, на нем также основывается принцип кэширования. Буфер записи в свою очередь реализует отложенную запись.

  В реестре запросов, как ни странно, хранятся запросы обращения к основной памяти. Каждая ячейка реестра включает в себя адрес, тип операции, признак готовности данных для записи, возраст запроса и стадию обработки запроса.

  Планировщик занимается тем, что выбирает порядок запросов так, чтобы сократить среднее время на обработку одной заявки. Как это достигается? С помощью последовательно соединенных фильтров планировщика. На выходе планировщика расположен блок формирования операций для шины памяти, в котором запросы полностью перекрываются (отсутствуют пустые циклы на шине, что уже было описано выше).

  В Эльбрус 16CB фильтры соединены в таком порядке:

  • фильтр ресурсов, задерживающий запросы, выполнение которых невозможно вследствие недостаточности объемов буферов чтения или записи
  • фильтр адресной зависимости, обеспечивающий корректную последовательность обращений в случае обращений по одному адресу (запросу по одному адресу должны выполняться последовательно. Представим ситуацию, что в реестр поступает запрос на запись данных в оперативную память на адрес A, а следующий запрос — чтение данных по адресу A. Без этого фильтра, так как чтение имеет более высокий приоритет над записью, считались бы устаревшие данные)
  • фильтр приоритета выполнения запроса в открытую страницу логического банка, исключающий дополнительные операции открытия страниц (ACT). Запрос отсеивается, если он попадает в закрытую страницу, хотя в то же время есть запросы, адресованные в открытую страницу. Данный фильтр минимизирует команды активизации, что и уменьшит среднее время обработки заявки в реестре.
  • фильтр на приоритет операций чтения. Чтение гораздо важнее записи для производительности, поэтому у планировщика в приоритете запросы чтения
  • фильтр протокольных блокировок, задерживающий запросы, нарушающий протокол (об этом было раньше и ещё будет позже)
  • фильтр возраста. Выбирается самый старший запрос, то есть, который вошёл раньше всех в реестр.

  О фильтрах почти полностью скопировано со статьи И.А Петрова, но кое-где добавлены собственные пояснения. Ниже приложен схематичный рисунок планировщика

  

  Теперь про протокольные блокировки. Когда мы говорили о конвейерной шине памяти, я написал, что есть некий протокол. Его необходимо соблюдать для каждого банка памяти с помощью счетчиков-таймеров внутри контроллера протокольных блокировок. Из книги Танебаума: «Как Core i7 узнает, когда следует ожидать возвращения данных команды READ и когда можно выдавать новый запрос к памяти? Для этого он осуществляет полное моделирование внутренней деятельности каждой подключенной микросхемы DDR3. Соответственно он ожидает возвращения данных в правильно выбранном цикле и знает, что операцию предзаряда не следует начинать раньше чем через два цикла после последней операции чтения. Core i7 может прогнозировать все эти события, потому что интерфейс памяти DDR3 работает синхронно, так что все операции занимают четко определенное количество тактов шины DDR3.»

  Моделированием внутренней деятельности как раз занимается контроллер блокировок. Фильтр протокольных блокировок в планировщике использует это и отсеивает невозможные запросы. Основой динамической памяти (любая SDRAM DDR относится к динамической памяти) является конденсатор. Конденсатор может хранить заряд в течении короткого времени, иными словами может служить битом памяти. Ведь у бита, как и у конденсатора, есть два состояния. У конденсатора либо есть заряд (бит 1, логический 1), либо его нет (бит 0, логический 0). При считывании конденсатор разряжается, и если заряд был, то значение однобитной ячейки равно единице, и это значение мы можем использовать. Также после считывания нужно заряжать конденсатор заново, если заряд был (другими словами: значение однобитной ячейки должно быть равно одному, если её значение было равно одному до разрядки). Контроллер регенерации памяти как раз занимается тем, что выдает команды регенерации памяти.

  Обычно для реализации многоканального режима работы устанавливают несколько рассмотренных нами одноканальных контроллеров памяти. Как, например, двухканальный контроллер памяти Эльбруса S2 включает по сути два отдельных контроллера памяти, находящиеся в одном блоке.

  

  Синхронизация подсистемы памяти

  В подсистеме памяти чаще всего различают три частотных домена: системный домен, домен контроллера памяти и домен самой памяти. Пример представлен ниже.

  

  Решение проблемы синхронизации включает в себя следующие вопросы: какие тактовые частоты будут у доменов и каким образом они будут взаимодействовать в совокупности. От этого будет зависеть задержка обращения в память и максимально допустимая частота памяти, ведь частота контроллера памяти может её ограничить. Итак, синхронизация подсистемы памяти влияет на её эффективность.

  Для начала рассмотрим проблему метастабильности на примере триггеров. Что такое триггеры? Это защелки, которые синхронизируются на фронте или спаде тактового импульса. Много непонятных слов? О том, как работают защелки знать не обязательно. Достаточно понимать, что защелка может хранить один бит информации. Но синхронная защелка может записать бит информации только тогда, когда на одном из входов защелки есть тактовый импульс. Таким образом, тактовый импульс является своего рода сигналом, что данные с входа данных можно записать. А триггер отличается тем, что ему нужен не весь тактовый импульс, а только его фронт или спад.

  

  В нашем случае триггеры будут синхронизироваться по фронтам, так что далее рассматривать будем только фронт, но помним, что для спада всё то же самое.

  Для правильной работы триггера необходимо, чтобы входные данные триггера некоторое время оставались неизменны до фронта импульса. Этот временной интервал называется Time Setup (Ts). Аналогично после фронта импульса данные также некоторое время должны оставаться неизменными, и это временное требование называется Time Hold (Th).

  

  Если требования для входных данных выполняются, то на выходе триггера данные также появляются. А иначе верное выходное значение триггера устанавливается через большее время. Такое состояние называется метастабильностью. В метастабильном состоянии сигнал пребывает в состоянии, которое нельзя назвать ни логическим нулём, ни логической единицей. Дальнейшее распространение метастабильного сигнала может привести к сбою всей системы.

  Данная проблема характерна для передачи данных между доменами с разными частотами. Вы узнаете почему позже, а пока просто покажу частоты доменов подсистемы памяти в разных проектах.

  Эльбрус-С+:
  системный домен с частотой 500 МГц (системная частота);
  домен оперативной памяти, частота которого относится к системной как 4/5, 2/3, 3/5 или 1/2;
  домен ядра контроллера оперативной памяти, отношение его частоты к частоте памяти равно 1/2.

  Один из КП А.С Кожина:
  Системный домен (System domain) – 800/1000 МГц
  Домен оперативной памяти (DDR domain) – 800, 666, 533, 400 МГц
  Домен ядра контроллера (MC domain) – частота в 2 раза ниже частоты памяти

  Домен оперативной памяти ровно в два раза меньше эффективной частоты оперативной памяти.

  В двух случаях мы наблюдаем подсистему памяти, частотные домены которой имеют разные частоты (логично).

  Возвращаемся к проблеме метастабильности. На рисунке (а) мы видим, что фронт CLKB захватывает нестабильный сигнал DA. Временной интервал между фронтами оказался недостаточным. В итоге мы имеем метастабильный сигнал DB.

  

  Одними из решений данной проблемы является добавление ещё одного триггера. Совокупность триггеров на приемной стороне образует синхронизатор (рисунок б). Дополнительный триггер помог избавиться от дальнейшего распространения метастабильности сигналов, ведь DB2 принимает правильное значение. Однако не всегда такой синхронизатор решает проблему метастабильности. Например, здесь.

  

  В первом случае CLKB не успевает захватить сигнал данных DA, а во втором случае CLKB захватывает DA три раза, то есть по сути одиночную посылку воспринимает, как множество посылок. В первом случае наблюдается передача из высокочастного домена в низкочастотный домен, а во втором — из низкочастотного в высокочастотный. Рассмотрим другой метод.

  

  

  Стандартной, самой распространенной схемой пересинхронизации является асинхронный FIFO-буфер. Асинхронный FIFO-буфер отличается от синхронного тем, что асинхронный работает с двумя тактовыми доменами: wrclk и rdclk. Здесь представлен FIFO-буфер от Altera. Модуль Write Control Logic осуществляет передачу в блок памяти (на рисунке Altera Memory Block), а Read Control Logic обеспечивают прием данных. Write Pointer и Read Pointer содержат указатели на ячейки буфера, задействованные в данный момент времени.

  W_ADR соответствует значению Write Pointer, R_ADR соответствует значению Write Read.

  Так как буфер асинхронный, то и write control logic, и read control logic функционируют на разных частотных доменах (имеют разные частоты).

  Блок Flag Logic служит для формирования информационных сигналов о заполнении. Ниже представлена та же схема на более низком уровне.

  

  Сначала указатель записи формируется в модуле в GRAYCOUNTER в коде Грея. Код Грея характерен тем, что в последовательности предыдущее значение от данного отличается только одним битом.

  То есть в двоичной системе счисления будет так:
  000
  001 (отличается от предыдущего(000) одним битом)
  010 (отличается от предыдущего(001) уже двумя битами в двух позициях)
  011
  100 (а здесь данное слово отличается всеми тремя битами от предыдущего)
  101
  110
  111
  Тогда как в коде Грея это будет выглядеть вот так:
  000
  001
  011
  010
  110
  111
  101
  100

  Если мы возьмем любое значение, то опять же увидим, что оно отличается от предыдущего и от следующего только одним битом в какой-либо позиции. А зачем он нужен здесь вы узнаете совсем скоро. Далее из GRAYCOUNTER данные указателя отправляются в приемник через шину wrptr_g, а приемник работает на другой частоте. Здесь под шиной мы понимаем только совокупность проводников, по которым идет по биту информации. Но для исключения метастабильности на этом этапе к каждой линии шины подведен дополнительный триггер на передающей стороне, на рисунке он также изображен, и три триггера на принимающей стороне (на рисунке синхронизатор). Тогда возможно такое (при изменении указателя записи, то есть данных в GRAYCOUNTER), что сигналы на линиях шины будут задержаны относительно друг-друга, а это приведет к тому, что в одних линиях приемник захватит новые значения, а в других — старые. А в коде Грея новое значение отличается всего на один бит. У нас будет всего два варианта: либо старое (пусть будет 011), либо новое значение (пусть будет 010). А это к сбою работы FIFO-буфера не приведет. Далее gray2bin модуль сможет преобразовать код Грея в двоичное число. Также в любом FIFO-буфере с помощью сравнений указателей записи и чтения, узнается пуст ли или полон буфер. Верхняя граница известна, а при равенстве указателей мы понимаем, что буфер пуст. Ведь нельзя считать пустотой буфер или записать данные в переполненный, так что устанавливаются флаги из Flag Logic.

  Асинхронные FIFO-буферы используются очень часто из-за того, что они могут передать данные доменов с очень разным соотношением частот. Да и вообще это очень удобно, ведь можно их заказывать готовые. Но, к сожалению, задержки будут гораздо больше: прохождение сигналов через триггеры, преобразование в код Грея и обратно — это довольно долго.

  Ещё один интересный метод пересинхронизации я вычитал из статьи А.С Кожина, какую я укажу в источниках. Этот метод использовался в Эльбрус-C+, он предусматривает метки (сигналы) для высокочастотного домена. Причем для входа высокочастотного домена предусматривается метка clabel_i, служащая для того, чтобы высокочастотный домен не воспринимал одну посылку, как несколько (об этом было сказано, когда мы рассматривали синхронизаторы). Для выхода высокочастотного домена используется метка clabel_o, гарантирующая, что низкочастотный приемник примет данные (об этом тоже было сказано).

  

  Здесь метка clabel_o разрешает изменение данных на выходе триггеров со стороны высокочастотного домена (обращайте внимание на data_out). На следующем фронте импульса приемника (приемник работает на частоте 2/5 Fsys), данные захватываются (это второй импульс 2/5 Fsys. Соотнесите его с data_out). Таким образом выполняется передача данных из высокочастотного домена в низкочастотный.

  Здесь важно правильно формировать метки, чтобы соблюдались следующие требования: новые данные на data_out не должны захватываться предыдущим фронтом импульса (если бы первый импульс 2/5 Fsys захватил данные вместо второго), новые данные должны успеть переключиться до следующего фронта импульса (такое произошло, если бы второй импульс cabel_o появился позже).

  Всё аналогично при передаче из низкочастотного домена в высокочастотный. Только в этому случае метка cabel_i обеспечивает выбор только одного фронта высокой частоты. Метки формируются в специальном блоке формирования меток.

  

  Он состоит из регистра (такая память, состоящая из триггеров). Значение в регистре определяет, в какие такты периода биений (T align) разрешено выдавать метку. Период биений здесь, как вы можете посмотреть на предыдущем рисунке с меткой cabel_o — это период, при котором совпадают фронты импульсов. Ширина регистра определяется количеством тактовых импульсов за период биений (в Fsys было 5 таких). Основная метка выдается на частоте большего домена. Сигнал mode задает режим работы блоку формирования в зависимости от частот передающего и принимающего доменов. Указатель (Pointer) указывает на значение регистра, отвечающее за состояние метки (будет ли выдана или нет). Сигнал beat — это комбинационный сигнал биений, который определяет начало периода биений. Он помогает восстановить правильное значение указателя, если в нем изменился разряд.

  Также синхронизация невозможна без самого блока пересинхронизации. Здесь всё стандартно, но всё-таки требуется раскрыть передачу из одного домена в другой, когда частоты доменов близки. Близкими частоты будут, если на низкочастотный импульс приходится один фронт высокочастотного домена или f1/f2 < 2 (где f1 >f2). Прием/передача могут быть невозможны из-за несоблюдения временнЫх интервалов. В этом случае используются триггеры, задерживающие на половину такта данные, и дополнительная метка, определяющая, когда задержанные данные можно использовать.

  Подобный метод пересихронизации не так удобен и универсален, как асинхронный FIFO-буфер, но зато имеет меньшие задержки.

  На этом всё. Спасибо за внимание, критикуйте, обсуждайте и задавайте вопросы.

  Источники

  Архитектура компьютера, 6-ое издание, Э. Танебаум и Т. Остин (Отсюда я взял про триггеры и прочее на цифровом логическом уровне, устройство памяти и шины)

  Контроллер памяти DDR2 SDRAM и его система синхронизации в составе системы на кристалле «Эльбрус-S2», А. С. Кожин (по факту источник-пустышка, отсюда впервые услышал про метки, но взял только картинку с кп)

  Метастабильность триггера и межтактовая синхронизация, «nerudo» (статья с хабра. Взял отсюда картинку, где Ts и Th интервалы)

  Как работает FIFO , «dsmv2014» (Тоже хабр. Взял картинку с указателями, чтоб было понятнее и про назначение флагов узнал.)

  Одно- и двухпортовая память. FIFO-буфер. Проблемы метастабильности, юутб-канал «Электроника и наноэлектроника» (типо лекция, мне показалась она достаточно сомнительной, но разобраться действительно помогла)

  Что такое кэш процессора, и как он работает, Сергей Пахомов (здесь было про промежуточную память)

  Memory Controller

  • 

  Блок Memory Controller выносит решение между ведущими устройствами и предоставляет им уникальный доступ к общей памяти. Сконфигурируйте этот блок, чтобы поддержать несколько каналов с различными арбитражными протоколами. Блок Memory Controller также оснащен, чтобы регистрировать и отобразить данные о производительности, позволив вам отладить и изучить эффективность вашей системы во времени симуляции.

  Следующее изображение показывает реализацию блока Memory Controller .

  

  Числа в изображении представляют различные этапы задержки блока.

  1. Пакетный запрос вводит блок.
  2. Запрос может быть задержан арбитражем, пока это не предоставленный доступ к шине. Установите арбитражную политику во Взаимосвязанном арбитраже.
  3. Если ваша модель требует дополнительной задержки, прежде чем первая передача запустится, установите то значение в Просьбе сначала передать (в часах).
  4. Пакетная задержка выполнения вычисляется пакетным размером, шириной данных, тактовой частотой и Полосой пропускания, снижающей норму (%) значение.
  5. Если ваша модель требует задержки от пакетного завершения, пока пакетный ответ не выпущен к каналу, установите то значение в Последней передаче в завершенную транзакцию (в часах).

  Контроллер памяти имеет внутреннее состояние, которое отображается при использовании Logic Analyzer, чтобы просмотреть метрики симуляции и выполнения. Значения состояния:

  • BurstRequest : Пакетный запрос вводит блок.
  • BurstExecuting : Пакет выполняется.
  • BurstDone : Пакет сделан, выполнившись.
  • BurstComplete : Пакет завершен, и сигнал burstDone отправляется ведущему устройству.

  Для получения информации о визуализации задержек контроллера памяти см. Графики Задержки Контроллера памяти.

  Ограничения

  • Когда Interconnect arbitration установлен в Round Robin , модель не поддерживает продвижение симуляции. Для получения дополнительной информации о продвижении симуляции смотрите Степпер Симуляции.
  • Модель, содержащая Memory Channel блоки, не поддерживает продвижение симуляции. Для получения дополнительной информации о продвижении симуляции смотрите Степпер Симуляции.

  Порты

  Входной параметр

  burstReq N — Запросите для доступа к памяти
  скаляр

  Этот порт получает запросы о доступе к памяти как сообщения. Соедините этот входной порт с одним из пакетных портов сообщения запроса ( wrBurstReq или rdBurstReq ) от блока Memory Channel или Memory Traffic Generator . Для получения дополнительной информации о сообщениях см. сообщения.

  Количество burstReq N входные порты заданы параметром Number of masters. burstReq N представляет N входной порт th.

  Типы данных: BurstRequest2BusObj

  Вывод

  burstDone N — Сигнал к ведущему устройству
  скаляр

  После того, как ведущее устройство является предоставленным доступом к памяти, и пакетная транзакция завершилась, этот порт отправляет сообщение что завершенная транзакция. Доступ к памяти затем дан следующему ведущему устройству согласно арбитражной схеме. Для получения дополнительной информации о сообщениях см. сообщения.

  Количество burstDone N выходные порты заданы параметром Number of masters. burstDone N представляет N входной порт th

  Типы данных: BurstRequest2BusObj

  Параметры

  Hardware board — Просмотрите или измените текущие аппаратные настройки
  имя текущей аппаратной платы

  Это свойство доступно только для чтения.

  Этот параметр показывает ссылку на выбранную аппаратную плату. Щелкните по ссылке, чтобы открыть параметры конфигурации, и настроить настройки или выбрать различную плату.

  Чтобы узнать больше о параметрах конфигурации для контроллера памяти, см. проект FPGA (контроллеры мадам).

  Основной

  Number of masters — Количество ведущих устройств соединяется с этим контроллером
  2 (значение по умолчанию) | положительное целое число

  Установите этот параметр, чтобы сгенерировать интерфейс соответственно и задать, сколько ведущих устройств соединяется с памятью.

  Усовершенствованный

  Interconnect arbitration — Арбитражная политика
  Round robin (значение по умолчанию) | Fixed port priority

  Установите арбитражную политику для взаимосвязанного памятью блока. Когда несколько ведущих устройств запрашивают для доступа к памяти, политика определяется значением этого параметра.

  • Round robin устанавливает справедливый арбитраж на основе прошлого времени обслуживания.
  • Fixed port priority устанавливает фиксированный приоритет burstReq1, burstReq2, burstReq3, и так далее, где burstReq1 получает самый высокий приоритет.

  Use hardware board settings — Используйте настройки аппаратной реализации от параметров конфигурации
  off (значение по умолчанию) | on

  Выберите этот параметр, чтобы использовать те же настройки всей модели, как установлено в параметрах конфигурации. Очистите этот параметр, чтобы настроить настройки для этого контроллера памяти. При использовании индивидуально настраиваемых настроек значения все еще проверяются по специфичным для оборудования ограничениям. Для получения дополнительной информации см. проект FPGA (контроллеры мадам).

  Bandwidth — Полоса пропускания для транзакций к внешней памяти
  скаляр

  Это свойство доступно только для чтения.

  Это значение показывает расчетную полосу пропускания между контроллером памяти и внешней памятью. Это вычисляется как Frequency (MHz), умноженный на Data width (bits).

  Frequency (MHz) — Тактовая частота контроллера, в МГц
  200 (значение по умолчанию) | скаляр

  Тактовая частота шины раньше управляла взаимодействиями с внешней памятью. Частота контроллера определяет полную системную полосу пропускания для внешней памяти, которая должна быть общей для все ведущие устройства в модели.

  Зависимости

  Чтобы включить этот параметр, очистите параметр Use hardware board settings.

  Data width (bits) — Битная ширина datapath
  64 (значение по умолчанию) | положительное целое число

  Установите ширину, в битах, datapath между контроллером памяти и межсоединением памяти.

  Зависимости

  Чтобы включить этот параметр, очистите параметр Use hardware board settings.

  Bandwidth derating (%) — Неэффективность транзакции памяти
  0-100

  Неэффективность транзакции модели memory задана значением процента снижения нормы. Для каждых 100 часов выполнение транзакции памяти приостановлено для количества часов, равных Bandwidth derating. Чтобы установить этот параметр, измерьте максимальную полосу пропускания на своей плате и отразите снижение нормы полосы пропускания от вашей платы в этом параметре. Смотрите, что пример в Анализирует Полосу пропускания Памяти Используя Генераторы Трафика.

  Зависимости

  Чтобы включить этот параметр, очистите параметр Use hardware board settings.

  Request to first transfer (in clocks) — Количество тактов между запросом и запускается передачи
  неотрицательное целое число

  Задайте задержку, за такты, между чтением или запросом записи и запуском передачи. Задайте неотрицательные целочисленные значения в обоих полях Write и Read.

  Эта задержка является количеством тактов между выполнением запроса к контроллеру памяти и пока это не возвращает ответ. Это отражается в формах волны Logic Analyzer как время, когда состояние контроллера памяти остается как BurstAccepted . Для получения дополнительной информации о просмотре форм волны в симуляции, смотрите Буферный и Пакетные Формы волны.

  Чтобы установить это значение, измерьте такты между пакетным запросом и запуститесь передачи на вашей плате. Для инструкций для извлечения этой информации от аппаратного выполнения смотрите Конфигурирование и Запрос Соединительного Монитора AXI.

  Зависимости

  Чтобы включить этот параметр, очистите параметр Use hardware board settings.

  Last transfer to transaction complete (in clocks) — Количество тактов между концом передачи и завершением транзакции
  неотрицательное целое число

  Задайте задержку тактов между концом передачи памяти и концом транзакции. Задайте неотрицательные целочисленные значения в обоих полях Write и Read.

  Чтобы установить это значение, измерьте такты между концом пакета и завершением транзакции на вашей плате. Для инструкций для извлечения этой информации от аппаратного выполнения смотрите Конфигурирование и Запрос Соединительного Монитора AXI.

  Зависимости

  Чтобы включить этот параметр, очистите параметр Use hardware board settings.

  Производительность

  Нажмите Launch performance app, чтобы открыть окно показателей производительности. Для получения дополнительной информации см. Графики Эффективности Симуляции.

  Расширенные возможности

  Генерация HDL-кода
  Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

  Чтобы автоматически сгенерировать HDL-код для вашего проекта и выполниться на устройстве SoC, используют инструмент SoC Builder. Смотрите Генерируют Проект SoC.

  Преобразование фиксированной точки
  Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

  Смотрите также

  Темы

  Введенный в R2019a

  Документация SoC Blockset

  • Примеры
  • Функции и другая ссылка
  • Информация о релизах
  • PDF-документация

  Поддержка

  • MATLAB Answers
  • Помощь в установке
  • Отчеты об ошибках
  • Требования к продукту
  • Загрузка программного обеспечения

  © 1994-2021 The MathWorks, Inc.

  • Условия использования
  • Патенты
  • Торговые марки
  • Список благодарностей

  Для просмотра документации необходимо авторизоваться на сайте
  Войти
  Памятка переводчика

  1. Если смысл перевода понятен, то лучше оставьте как есть и не придирайтесь к словам, синонимам и тому подобному. О вкусах не спорим.

  2. Не дополняйте перевод комментариями “от себя”. В исправлении не должно появляться дополнительных смыслов и комментариев, отсутствующих в оригинале. Такие правки не получится интегрировать в алгоритме автоматического перевода.

  3. Сохраняйте структуру оригинального текста — например, не разбивайте одно предложение на два.

  4. Не имеет смысла однотипное исправление перевода какого-то термина во всех предложениях. Исправляйте только в одном месте. Когда Вашу правку одобрят, это исправление будет алгоритмически распространено и на другие части документации.

  5. По иным вопросам, например если надо исправить заблокированное для перевода слово, обратитесь к редакторам через форму технической поддержки.

  Владельцы 3070ti, нужна помощь

  В программе GPU-Z обратил вчера внимание на то, что загрузка Memory Controller Load постоянно скачет без причины, без нагрузки на саму видеопамять, без нагрузки на чип видеокарты или процессор.
  Точнее даже вот так: без нагрузки на что-либо Контроллер памяти видеокарты загружается до 60% и прыгает около этого значения; а как только хоть какая-то нагрузка на видеокарту идет — видео проигрывается или даже если видео стоит на паузе, к примеру — нагрузка на Контроллер Памяти видеокарты падает до низких значений, около 10% и держится довольно ровно, не скачет.

  Так вот, хотел узнать у других владельцев видеокарт нет ли у вас такого?

  А еще, обратил внимание на процесс в Диспетчере Задач System, который минимально, но периодически использует видеокарту, если нажать на нем правой кнопкой мыши и выбрать «Подробно», то он ведет на процесс, у которого «виртуализация» не указана, как у бездейтвия системы или системных прерываний. Подозрительно. Нажимаем на System еще раз и выбираем «Открыть расположение файла» — получаем файл ntoskrnl.exe

  Мне интересно есть ли у вас такой процесс в Диспетчерез Задач и ваш размер файла ntoskrnl.exe.

  есть подозрения на вирус или майнер, но не один антивирус что я пробовал ничего не находит, поэтому хочу спросить у людей с такой же картой или подобной 30 серии Нвидиа

  Похожие публикации:

  1. Как зарегистрировать сим карту на госуслугах
  2. Как происходит разморозка в евроклире
  3. Какие ценные бумаги обладают наименьшим риском
  4. Почему не могу продать акции в сбербанк инвестор